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Table of Contents
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Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
1.1 FC-PBGA Ball Layout Diagrams . . . . . . . . . . . . . . . . . . .4
1.2 Signal List By Ball Location. . . . . . . . . . . . . . . . . . . . . . .7
Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.1 Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.2 Recommended Operating Conditions. . . . . . . . . . . . . .14
2.3 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . .14
2.4 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . .15
2.5 AC Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16
Hardware Design Considerations . . . . . . . . . . . . . . . . . . . . . .40
3.1 Start-up Sequencing Recommendations . . . . . . . . . . .40
3.2 Power Supply Design Considerations. . . . . . . . . . . . . .40
3.3 Connectivity Guidelines . . . . . . . . . . . . . . . . . . . . . . . .42
3.4 External SDRAM Selection . . . . . . . . . . . . . . . . . . . . . .43
3.5 Thermal Considerations . . . . . . . . . . . . . . . . . . . . . . . .44
Ordering Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
Package Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
Product Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
Figure 9. Timing Diagram for a Reset Configuration Write . . . . . .
Figure 10.Internal Tick Spacing for Memory Controller Signals. . .
Figure 11.SIU Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 12.CLKOUT and CLKIN Signals. . . . . . . . . . . . . . . . . . . . .
Figure 13.DMA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 14.Asynchronous Single- and Dual-Strobe Modes Read
Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 15.Asynchronous Single- and Dual-Strobe Modes Write
Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 16.Asynchronous Broadcast Write Timing Diagram . . . . . .
Figure 17.DSI Synchronous Mode Signals Timing Diagram . . . . .
Figure 18.TDM Inputs Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 19.TDM Output Signals . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 20.UART Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 21.UART Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 22.Timer Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 23.MDIO Timing Relationship to MDC . . . . . . . . . . . . . . . .
Figure 24.MII Mode Signal Timing . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 26.SMII Mode Signal Timing. . . . . . . . . . . . . . . . . . . . . . . .
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List of Figures
Figure 27.GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 28.EE Pin Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 1.
Figure 2.
Figure 3.
Figure 4.
Figure 5.
Figure 6.
Figure 7.
MSC8126 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . 3
StarCore SC140 DSP Extended Core Block Diagram . . 3
MSC8126 Package, Top View . . . . . . . . . . . . . . . . . . . . 5
MSC8126 Package, Bottom View . . . . . . . . . . . . . . . . . . 6
Overshoot/Undershoot Voltage for V IH and V IL . . . . . . . 16
Start-Up Sequence: V DD and V DDH Raised Together . . 17
Start-Up Sequence: V DD Raised Before V DDH with CLKIN
Started with V DDH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 29.Test Clock Input Timing Diagram. . . . . . . . . . . . . . . . . .
Figure 30.Boundary Scan (JTAG) Timing Diagram . . . . . . . . . . . .
Figure 31.Test Access Port Timing Diagram . . . . . . . . . . . . . . . . .
Figure 32.TRST Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 33.Core Power Supply Decoupling. . . . . . . . . . . . . . . . . . .
Figure 34.V CCSYN Bypass . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 35.MSC8126 Mechanical Information, 431-pin FC-PBGA
Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 8. Power-Up Sequence for V DDH and V DD /V CCSYN . . . . . 18
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
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Freescale Semiconductor
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